lVHDL課程設計教學改革的論文

　　【摘要】電子通訊等資訊類專業注重所學理論與實踐動手能力相結合，在VHDL課程設計教學中更應該注重這點。將MAX-plusⅡ模擬引入VHDL課程設計教學中，以一個具體的二人搶答器電路設計模擬例項進行展開，可形成理論學習與動手實踐相結合的創新教學模式。該模式不僅可以使VHDL課程設計教學變得生動靈活，更加有利於提高學生們的創新創造、動手實踐能力，增強教與學之間溝通，從而提高VHDL課程設計的教學效果。

　　【關鍵詞】MAX-plusⅡ模擬；VHDL；課程設計；教學改革

　　VHDL為高速積體電路硬體描述語言，VHDL支援自頂向下的設計，具有系統硬體描述能力強、系統模擬能力強等特點。VHDL為電子通訊等資訊類專業的必備專業課程，與模擬/數位電路、微控制器、DSP、FPGA等課程緊密聯絡，是一條聯絡理論學習與實踐應用的紐帶。MAX-plusⅡ是由Altera公司開發，適合於中小規模的可程式設計邏輯器件的開發，操作簡單，應用廣泛。本文將MAX-plusⅡ模擬應用於VHDL課程設計教學改革中，可使VHDL課程設計教學過程變得生動靈活，更加有利於提高學生們的創新創造、動手實踐能力。本文以設計一種典型的二人搶答器為例，對這種靈活的教學模式進行了詳細的闡述。

　　1.VHDL的程式結構

　　對於VHDL程式而言，它的完整的程式結構包含以下幾個部分：庫、包、實體、結構體。在VHDL程式當中，已經編譯好的包集合、實體、結構體等都存放在庫中，程式當中庫的存在，可以使程式設計者利用已經編譯過的設計，這將避免重複操作，大大減小程式設計的工作量。實體通常是用來定義所需電路的輸入介面、輸出介面；實體定義的只是電路的輸入輸出引腳，不能具體描述電路的構造及能實現的功能。實體宣告需滿足以下格式：ENTITY實體名ISPORT(埠n：埠方向埠型別)；END［實體名］；對於實體名而言，它必須與檔名保持一致，否則在編譯的時候將會出現錯誤；埠名是程式設計者對每個外部引腳設定的名稱，命名沒有特殊規定；埠方向是用來定義外部引腳的訊號方向是處於輸入狀態還是輸出；結構體通常是用來描述所需設計電路的內部功能，結構體的語法格式如下：ARCHITECRURE結構體名OF實體名IS［宣告語句］BEGIN功能描述語句END［結構體名］需要特別注意的是，實體和結構體是一對多的關係，即在一定時間內，一個實體可以對應多個結構體，但是，一個結構體只能被一個實體所呼叫。我們可以透過配置來決定當前使用哪一個具體的結構體來進行模擬。不同於實體的命名（實體名必須與宣告部分名字相同），我們可以自由選擇結構體的命名，但是當一個實體包含有多個結構體時，每個結構體之間的命名不能相同。

　　2.基於MAX-plusⅡ模擬的二人搶答器

　　搶答器是競賽時常見儀器，它是一種簡單的優先判決器電路。當主持人提出問題後，2位選手可以在最短時間內做出判斷是否搶答，決定搶答後可按下按鍵便可回答主持人所提問題。當2位選手中有一位按下按鍵後，顯示器電路上便顯示該選手的序號，另一位選手再按下按鍵無效。此輪答題完畢後，便可進入下一輪搶答。圖2展示了基於MAX-plusⅡ模擬的二人搶答器的功能模組圖和電路原理圖。在功能模組中，搶答器有兩個輸入埠，START代表主持人訊號；XUAN代表參賽選手訊號，這裡麵包含了參賽選手1和參賽選手2；搶答器有一個輸出端，RESULT代表透過搶答器後的搶答結構訊號，它包含了參賽選手1和參賽選手2是否搶答成功的結果。另外，CLR為復位訊號，CLR=0時表示系統復位，CLR=1時表示系統處於正常工作狀態。圖2為基於MAX-plusⅡ模擬得到的二人搶答器的波形模擬圖。從圖2中可以看出，當時間處於0-20ns時，由於START=0，此時代表主持人沒有宣佈開始；從20ns以後，START=1，主持人宣佈開始，這以後的時間都是處於可搶答狀態。當輸入訊號為00（20ns-40ns），兩位選手都沒有搶答，輸出結果為00；當輸入訊號為01（40ns-60ns），此時1號選手沒有搶答，0號選手搶答，輸出結果為01，但是此時輸出有10ns左右的延遲。當輸人訊號為11時，輸出為10，但是出現了延遲和毛刺。根據以上分析，這基本實現了2人搶答器的功能。

　　3.基於MAX-plusⅡ的VHDL課程設計教學改革問題

　　MAX-plusⅡ模擬為VHDL課程設計提供了極大的便利，可以利用虛擬的電路實驗來進行課程設計教學改革，學生在這過程中可以自由設計電路並進行模擬，這將鍛鍊學生的動手實踐能力，激發學生們的創新創造意識，增強教與學的溝通，提高VHDL課程設計的教學效果。但是，有幾個問題還是需要注意：（1）必須加強實驗室的平臺建設，實驗室不僅需要配備高效能計算機來改善硬體平臺，更加需要注意的是，需要配備適合學生使用的`VHDL硬體模擬電路箱，購買正版MAX-plusⅡ模擬軟體。（2）開發實驗室管理系統，增強課程設計的管理力度；加強考勤力度，課程設計的主戰場不是在實驗室，而是在於學生在一定時間內的積累，動員學生利用自己的電腦在課餘時間進行模擬。課程設計題目需要經常更新，杜絕學生直接不經思考，直接在網上複製程式進行模擬執行的現象，重點加強模擬之後硬體電路實現的動手能力訓練。（3）VHDL程式規則不需要死記硬背，只需重點掌握常見語句，只有透過不斷的練習才可以積累大量的電路設計應用經驗。所有的VHDL語句都可以用來進行MAX-plusⅡ模擬，但是隻有一部分語句才能用於硬體實現。VHDL課程設計題目設定要難度適中，所有模擬過程必須要能在VHDL硬體模擬電路箱實現。

　　4.結語

　　本文采用MAX-plusⅡ作為VHDL課程設計的模擬工具，以二人搶答器電路設計模擬為例，討論了MAX-plusⅡ模擬在VHDL課程設計教學改革中的應用問題。透過引入MAX-plusⅡ模擬到VHDL的虛擬實驗輔助教學中，不僅可以提高學生開發VHDL電路的動手實踐能力，更加有利於激發學生們的創新創造意識；這將大大增強教與學之間的溝通，提高VHDL課程設計的教學效果及教學質量。